Vom Automaten zum Prozessor - Prof. Dr. Hellberg EDV Beratung

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Vom HW-Automaten zum Prozessor Technische Grundlagen der Informatik Prof. Dr. Michael Löwe (Grundlage: Tanenbaum/Goodman. Computerarchitektur. 1999.) Inhalt…
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Vom HW-Automaten zum Prozessor Technische Grundlagen der Informatik Prof. Dr. Michael Löwe (Grundlage: Tanenbaum/Goodman. Computerarchitektur. 1999.) Inhalt Hardware-Automaten Speicherorganisation Prozessoren und Speicher Datenweg Micro Controller Instruction Set Architecture Instruction Set Architecture Implementation FHDW Vom HW-Automaten zum Prozessor 2 Hardware-Automaten Clk Next State Register (n Bit) (n Bit) Input Last (m Bit) State Logische Funktion (m+n Bit  k+n Bit) Output (k Bit) Register (k Bit) FHDW Vom HW-Automaten zum Prozessor 3 Hardware-Automaten: Beispiele • Ampel • Bedieneinheit Videorecorder • Geldautomat • ..... FHDW Vom HW-Automaten zum Prozessor 4 Hardware-Automaten (m Bit) Logische Funktion Input (m+n Bit  k+n Bit) Adressbus ----------------------------------- Speicherbaustein mit m+n Bit breitem Adressbus State Last Register (n Bit) k+n Bit breitem Datenbus Next State Datenbus (n Bit) Output Clk (k Bit) Register (k Bit) FHDW Vom HW-Automaten zum Prozessor 5 Register D1 D2 D3 D4 D Q D Q D Q D Q Clk Clk Clk Clk Clk Q1 Q2 Q3 Q4 FHDW Vom HW-Automaten zum Prozessor 6 Speicherorganisation IN WR D Q D Q D Q D Q CS Clk Clk Clk Clk OE A0 Dekodierer/ Multiplexer A1 Out ( Tri-State: IN = Out ) FHDW Vom HW-Automaten zum Prozessor 7 Speicherbausteine A0 A0 A0 D0 A1 D A1 D A1 D1 A2 A2 D2 A3 A3 D3 41 Bit 161 Bit 164 Bit WR CS OE WR CS OE WR CS OE FHDW Vom HW-Automaten zum Prozessor 8 Speicher aus Bausteinen Verfügbar: 16 × 4 Bit A0 D0 A1 D1 Nachgefragt: A2 D2 A3 D3 • 32 × 4 Bit 164 Bit • 16 × 8 Bit WR CS OE FHDW Vom HW-Automaten zum Prozessor 9 Speicher aus Bausteinen D0 D1 DatenBus D2 D3 A0 D0 A0 D0 A1 D1 A1 D1 A2 D2 A2 D2 A3 D3 A3 D3 Schaltung 164 Bit 164 Bit für WR CS OE WR CS OE 32  4 Bit WR OE A0 A1 A2 AdressBus A3 A4 FHDW Vom HW-Automaten zum Prozessor 10 Speicher aus Bausteinen D0 D1 DatenBus D2 D3 D4 D5 D6 D7 A0 D0 A0 D0 A1 D1 A1 D1 A2 D2 A2 D2 A3 D3 A3 D3 Schaltung 164 Bit 164 Bit für WR CS OE WR CS OE WR CS 16  8 Bit OE A0 A1 A2 AdressBus A3 FHDW Vom HW-Automaten zum Prozessor 11 Speicherbausteine Random Access Memory (RAM) Statische RAMs (SRAM) Dynamische RAMs (DRAM) Read-Only-Memory (ROM) Vorfabrizierte ROMs Programmable ROM (PROM) Erasable PROM (EPROM) Hybride Speicherbausteine Electrically EPROMs (EEPROM) Flash Memory FHDW Vom HW-Automaten zum Prozessor 12 Prozessor und Speicher Operanden-Stack Speicher Variablen-Stack Adressbus Datenbus Prozessor Konstanten Programm FHDW Vom HW-Automaten zum Prozessor 13 Der Datenweg MAR Typische ALU-Funktionen: Zum und MDR C =A+B vom MBR C =AB Speicher C =A PC C=B LV C=B+1 B C CPP C = ShiftLeft(A, 8 Bit) C = -A SP ... TOS H A Z ALU FHDW Vom HW-Automaten zum Prozessor 14 Micro Controller: Übersicht read, MAR MPC write, fetch MDR MBR 512  32 Bit Steuerspeicher PC 9 2 7 8 3 3 LV B Addr J ALU C M B MIR C CPP SP 2* Decode TOS H A 1 Z ALU FHDW Vom HW-Automaten zum Prozessor 15 Micro Instruction read, MAR MPC write, fetch MDR MBR 512  32 Bit Steuerspeicher PC 9 2 7 8 3 3 LV B Addr J ALU C M B MIR C CPP Auswahl (mehrerer) Register für C-Bus SP Auswahl der ALU-Operation zur Übernahme des ALU-Resultats 2* 9 2 7 8 3 3 Decode TOS H Addr J ALU C M B A 1 Z Adresse ALUAuswahl der nächsten Register Micro-GOTO auszu- für Speichersteuerung B-Bus (dekodiert) führenden als zweites Micro bedingt Instruction Argument (read und unbedingt |für write); die ALU fetch FHDW Vom HW-Automaten zum Prozessor 16 Micro Controller: Ablaufsteuerung read, 1. LadenMAR der nächsten MPC write, fetch Micro-Instruktion MDR 2. Ausbreiten der 512  32 Bit Adresse in MPC MBR Steuerspeicher PC Signale bis zum B-Bus 9 2 7 8 3 3 3. Ausbreiten LV der B Addr J ALU C M B MIR C CPP Signale bis zum SP C-Bus 2* Decode TOS H 4. Speichern der A 1 Z 5. MPC für neuen Ergebnisse ALU Zyklus laden FHDW Vom HW-Automaten zum Prozessor 17 Micro Programme read, Label: R1MAR =..... = R MPC <;(rd|wr)> write, fetch MDR <;fetch>MBR<;goto label <;label‘>> 512  32 Bit Steuerspeicher Beispiele:PC 9 2 7 8 3 3 LV H =C MDRCPP B Addr J ALU C M B MIR H = H + SPSP 2* Decode H = MBRTOS<< 8 H SP = H orAMDR; fetch 1 Z TOS = MDR; ALUgoto Main FHDW Vom HW-Automaten zum Prozessor 18 Prozessor und Speicher Adr 65.123..... Operanden-Stack Speicher SP (top) Variablen-Stack Adressbus Datenbus LV (bottom of top) Konstanten Prozessor CPP (bottom) PC (random) Maschinen Adr 0 Programm FHDW Vom HW-Automaten zum Prozessor 19 Programme und Maschinenprogramme C++ Pascal VB6 Programm Programm Programm C++ Compiler Pascal Compiler VB6 Compiler SW Maschinenprogramm HW Mikro- Prozessor steuert programm Speicherzustand FHDW Vom HW-Automaten zum Prozessor 20 Typische Instruktionen Dyadische Operatoren: add, sub, or, ... Byte1: Opcode Speicherbefehle: store, load (from/on stack) Byte1: Opcode Byte2 + Byte3:Variable Index Sprünge: goto, goto on zero, ... Byte1: Opcode Byte2 + Byte3: Offset vom PC Prozeduraufruf: call, return FHDW Vom HW-Automaten zum Prozessor 21 Micro-Implementierung B1: add Main: PC = PC + 1; fetch; goto (MBR) B1: load B2: Index B1: goto B2 + B3: Offset vom PC read, MAR MPC write, MDR fetch MBR 512  32 Bit Steuerspeicher PC LV B Addr J ALU C M B C CPP MIR SP 2 TOS Decode * H A Z 1 ALU FHDW Vom HW-Automaten zum Prozessor 22 Micro-Implementierung MAR = SP = SP - 1; rd B1: add H = TOS MDR = TOS = MDR + H; wr; goto Main H = LV B1: load B2: Index MAR = MBR + H; rd MAR = SP = SP + 1 PC = PC + 1; fetch; wr TOS = MDR; goto Main MDR = PC - 1 B1: goto B2 + B3: Offset vom PC PC = PC + 1; fetch H = MBR << 8 H = MBR or H Main: PC = PC + 1; fetch; goto (MBR) PC = MDR + H; fetch wait; goto Main FHDW Vom HW-Automaten zum Prozessor 23
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