03 aufbau von mikrocontrollern der 8051

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Mikrocomputertechnik 1 3 Aufbau von Mikrocontrollern der 8051-Familie Mikrocomputertechnik Jürgen Walter Herzlich Willkommen Prof. J. Walter Stand Oktober 2007…
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Mikrocomputertechnik 1 3 Aufbau von Mikrocontrollern der 8051-Familie Mikrocomputertechnik Jürgen Walter Herzlich Willkommen Prof. J. Walter Stand Oktober 2007 3 Aufbau von Mikrocontrollern der 8051-Familie Abb. 3.1 Logisches Symbol des 8051 V SS V CC Mikrocomputertechnik Stand Oktober 2007 XTAL1     XTAL2     Adress- und  Port 0  RST/V      Datenbus PD    Prof. J. Walter /EA  8051  /PSEN    Port 1  ALE     RxD     TxD     /INT0     /INT1  Port 3   Port 2  Adressbus T0     T1     /W R     /RD     2 3 Aufbau von Mikrocontrollern der 8051-Familie Tabelle 3.1. Pin-Definitionen, Funktionen 8051 DIL Symbol Pin In Funktionen - Beschreibung Out Vss 20 0-Potential - Digitale Masse Vcc 40 +5V Spannungsversorgung Mikrocomputertechnik XTAL1 19 Eingang zum Oszillatorverstärker. Wird gebraucht, wenn ein Quarz benutzt wird. Wird mit Vss verbunden, Stand Oktober 2007 wenn eine externe Quelle an XTAL2 benutzt wird. XTAL2 18 Ausgang vom Oszillatorverstärker. Eingang zum internen Timing-Teil. Ein Quarz oder eine externe Quelle kann benutzt werden. RST/VPD 9 I Reset - Ein 1-Pegel setzt den Baustein zurück. Ein kleiner, interner Pulldown-Widerstand erlaubt beim Einschalten ein Reset nur durch Zuschalten eines einfachen Kondensators. Weiterhin kann der VVPD zum Steuern von standby power verwendet werden. Prof. J. Walter /EA 31 I Bei 0-Pegel holt der 8051 alle Instruktionen vom externen Programmspeicher. Bei 1-Pegel bis zu den Adressen 4096, d.h. die unteren 2KByte vom internen Speicher. /PSEN 29 O Program Storage Enable. Ist ein zum Controlbus gehöriges Signal für den externen Programmspeicherzugriff. Es wird alle 6 Oszillatorperioden aktiviert. Es bleibt auf 1-Pegel, wenn interner Programmspeicherzugriff erfolgt. ALE 30 O Dient zur Steuerung des externen Adresslatches für das zeitliche Demultiplexen der Daten und Adressen. Es wird alle 6 Oszillatorperioden bei externem Speicherzugriff aktiviert. P0.0-P0.7 39-32 I/O Port 0 ist ein bidirektionaler open drain I/O Port. Wird auch für die Adressen und Daten verwendet bei der zweiten Betriebsart. P1.0-P1.7 1-8 I/O Ist ein 8-Bit quasibidirektionaler Ein-, Ausgangsport. P2.0-P2.7 21-28 I/O Ist ein 8-Bit quasibidirektionaler Ein-, Ausgangsport. In der zweiten Betriebsart stellt er die oberen acht Bit der Adressen zur Verfügung. P3.0-P3.7 10-17 I/O Ist ein 8-Bit quasibidirektionaler Ein-, Ausgangsport. In der zweiten Betriebsart stellt er wichtige alternative Funktionen zur Verfügung. 3 3 Aufbau von Mikrocontrollern der 8051-Familie Abb. 3.2. Prinzipieller Aufbau eines 8051-Ports Read gesperrt Mikrocomputertechnik Latch Stand Oktober 2007 interner D Q Prof. J. Walter Bus Port Port Port Write CLK Pin Latch Latch /Q Treiber Read Pin freigegeben im Baustein außerhalb 4 3 Aufbau von Mikrocontrollern der 8051-Familie Abb. 3.3. Datenweg: Zustand des Port-Pins lesen Read gesperrt Mikrocomputertechnik Latch Stand Oktober 2007 interner D Q Prof. J. Walter Bus Port Port Port Write CLK Latch Pin Latch /Q Treiber Read Pin freigegeben im Baustein außerhalb 5 3 Aufbau von Mikrocontrollern der 8051-Familie Abb. 3.4. Datenweg: Pin beschreiben mit Speichern Read gesperrt Latch Mikrocomputertechnik Stand Oktober 2007 interner D Q Bus Port Port Port Prof. J. Walter Write CLK Latch Pin Latch /Q Treiber Read Pin gesperrt im Baustein außerhalb 6 3 Aufbau von Mikrocontrollern der 8051-Familie Abb. 3.5 Zustand des Port-Latches lesen Read freigegeben Latch Mikrocomputertechnik Stand Oktober 2007 interner D Q Bus Port Port Port Prof. J. Walter Write CLK Latch Pin Latch /Q Treiber Read Pin gesperrt im Baustein außerhalb 7 3 Aufbau von Mikrocontrollern der 8051-Familie Abb. 3.6 Aufbau des Treiberbausteins Port 1 bis 5 Read VCC Latch Mikrocomputertechnik Stand Oktober 2007 ca. 50k interner D Q Prof. J. Walter Bus Port Port Write CLK Latch Pin Latch /Q n 1 VDD Read Pin im Baustein außerhalb 8 Mikrocomputertechnik 9 3 Aufbau von Mikrocontrollern der 8051-Familie Eingang G A 0V S D +5V Ausgang 1 B 0V +5V 0 0 C 0V +5V 1 Abb. 3.7 Funktionsweise der FET’s im Controller Prof. J. Walter Stand Oktober 2007 3 Aufbau von Mikrocontrollern der 8051-Familie Abb. 3.8. Port 0 als Adressausg. 0-Pegel am Ausgang Address Data VCC Control 0 1 Mikrocomputertechnik Read Stand Oktober 2007 Latch & 0 sperrt Prof. J. Walter interner D Q P0.x Bus Port 1 Pin 0 Write Latch CLK Latch /Q 1 leitend n1 MUX VDD Read Pin im Baustein außerhalb 10 3 Aufbau von Mikrocontrollern der 8051-Familie Abb. 3.9 Port 0 als Adressausg. 1-Pegel am Ausgang Address Data VCC Control 1 1 Mikrocomputertechnik Read Stand Oktober 2007 Latch & 1 leitend Prof. J. Walter interner D Q P0.x Bus Port 0 Pin 1 Write CLK Latch 0 sperrt Latch /Q n1 MUX VDD Read Pin im Baustein außerhalb 11 3 Aufbau von Mikrocontrollern der 8051-Familie Abb. 3.10. Port 0 als Datenausgang mit 0-Pegel Address Data V Control CC Mikrocomputertechnik X 0 Stand Oktober 2007 Read Latch & 0 sperrt Prof. J. Walter interner 0 0 D Q P0.x Bus Port X Pin 0 Write CLK Latch /Q 1 leitend Latch n1 MUX V DD Read Pin im Baustein außerhalb 12 3 Aufbau von Mikrocontrollern der 8051-Familie Abb. 3.11 Port 0 als Datenausg. 1-Pegel am Ausgang Address Data VCC Control x 0 Mikrocomputertechnik Stand Oktober 2007 Read Latch & 0 sperrt Prof. J. Walter interner 1 1 D Q P0.x Bus Port x Pin 1 Write CLK Latch 0 sperrt Latch /Q n1 MUX float V DD Read Pin im Baustein außerhalb 13 Abb. 3.12 Port 1 als bidirektionaler Port mit internem Pull-up Widerstand 3 Aufbau von Mikrocontrollern der 8051-Familie Read VCC Latch Mikrocomputertechnik Stand Oktober 2007 ca. 50 K interner D Q Bus Prof. J. Walter Port P1.x Write CLK Latch Pin Latch /Q n1 VDD Read Pin im Baustein außerhalb 14 Abb. 3.13 Port 2 als bidirektionaler Port mit internem Pull-up-Widerstand 3 Aufbau von Mikrocontrollern der 8051-Familie V CC Address Data Mikrocomputertechnik Read Control Stand Oktober 2007 Latch MUX Prof. J. Walter interner D Q P2.x Bus Port Pin Write CLK Latch Latch /Q n1 VDD Read Pin im Baustein außerhalb 15 Abb. 3.14 Port 3 als bidirektionaler Port mit Alternate Functions VCC 3 Aufbau von Mikrocontrollern der 8051-Familie Alternate Output Function Control Mikrocomputertechnik Read 1 Stand Oktober 2007 Latch MUX interner Q P3.x D Prof. J. Walter Bus Pin Port Write CLK Latch & Latch /Q VDD Read Pin im Baustein außerhalb Alternate Input 16 Function 3 Aufbau von Mikrocontrollern der 8051-Familie Tabelle 3.2. Alternative Funktionen an Port 3 Port Pin Bezeichnung Ein-, Ausgang Alternative Funktionen Mikrocomputertechnik P3.0 RxD Eingang serieller Empfang Stand Oktober 2007 P3.1 TxD Ausgang serielles Senden P3.2 /INT0 Eingang Interrupt 0 Prof. J. Walter P3.3 /INT1 Eingang Interrupt 1 P3.4 T0 Eingang Timer 0 P3.5 T1 Eingang Timer 1 P3.6 /WR Ausgang externes Schreibsignal P3.7 /RD Ausgang externes Lesesignal 17 3 Aufbau von Mikrocontrollern der 8051-Familie Abb. 3.15 Blockdiagramm des 8051 - 8051 A Frequency Reference Counters Mikrocomputertechnik Stand Oktober 2007 Oscillator 4096 Byte 128 Byte Two 16-Bit Program Memory Timer/Event & 8051A only Data Memory Timing Counters 8051 Prof. J. Walter CPU 64 KByte Bus Program m able Programmable Serial port Expander Full duplex UART Control I/O Synchronous Shifter Interrupts Interrupts Parallel Ports Serial Serial Adress Data Bus IN OUT and I/O Pins 18 Abb. 3.16 Verfeinertes Blockdiagramm des 8051 - 8051 A 3 Aufbau von Mikrocontrollern der 8051-Familie 4Kx8 RAM-Adressen 128x8 ROM Dekodierer RAM Stack Port 2 Adressen RAM PCH DPH Dekodierer PCL DPL Pointer Mikrocomputertechnik Stand Oktober 2007 Temporäres Programm Befehls- IE Akkumulator B-Register Register Statuswort decoder IP Unterbrechungs- Port 0 Steuerung Prof. J. Walter Arithmetisch SCON logische SBUF(Senden) Temporäres Einheit SBUF(Empfang) Register Serielles Port Port 1 Steuersignale TCON TMOD TL0 Oszillator Steuerlogik TH0 TL1 TH1 XTAL1 XTAL2 /EA ALE /PSEN RST Zähler/Zeitgeb. Port 3 VPD Statuswort Steuerung 19 Tabelle 3.3 Verwendete Abkürzungen im verfeinerten Blockbild des 8051 3 Aufbau von Mikrocontrollern der 8051-Familie Abkürzung Bedeutung engl. Erklärung RAM Random Access Memory Schreib- und Lesespeicher ROM Read Only Memory Nur-Lesespeicher Mikrocomputertechnik PCH Program Counter High Byte Programmzähler höherwertiges Byte Stand Oktober 2007 PCL Program Counter Low Byte Programmzähler niederwertiges Byte DPH Data Pointer High Byte Adresszeiger auf externen Datenspeicher höherwertiges Byte DPL Data Pointer Low Byte Adresszeiger auf externen Datenspeicher niederwertiges Byte IE Interrupt Enable Register für Unterbrechungsfreigabe IP Interrupt Priority Register für Unterbrechungspriorität SCON Serial Control Register für Einstellungen des seriellen Interface Prof. J. Walter SBUF Serial Buffer Speicher für Senden SBUF Serial Buffer Speicher für Empfangen TCON Timer Control Zeitgeber Kontrolle TMOD Timer Mode Register für Zeitgebereinstellungen TL0, TH0 Timer 0 Low Byte, Low Byte, High Byte von Zeitgeber 0 Timer 0 High Byte TL1, TH1 Timer 1 Low Byte, Low Byte, High Byte von Zeitgeber 1 Timer 1 High Byte Abkürzung Bedeutung engl. Erklärung /EA External Address Bei Low-Pegel wird auf die externen Adressen zugegriffen ALE Address Latch Enable Übernahme der zeitgemultiplexten Adressen /PSEN Program Storage Enable Zugriff auf externen Programmspeicher RST / VPD Reset / Stand By Power Rücksetzen des Prozessors / Sparbetrieb 20 3 Aufbau von Mikrocontrollern der 8051-Familie Tabelle 3.4 Port 3 Alternative Funktionen Mikrocomputertechnik Pin Bedeutung Pin Bedeutung Stand Oktober 2007 RxD serieller Empfang T0 Timer 0 TxD serielles Senden T1 Timer 1 Prof. J. Walter /INT0 Interrupt 0 /WR externes Schreibsignal /INT1 Interrupt 1 /RD externes Lesesignal 21 3 Aufbau von Mikrocontrollern der 8051-Familie Abb. 3.17 Klassischer Aufbau eines Digitalrechners ¯ ¯ ¯ ¯ ¯ ¯ - - - - - - - Eingabeeinheit Ausgabeeinheit Mikrocomputertechnik Stand Oktober 2007 Prof. J. Walter Leitwerk Rechenwerk Speicher 22 Abb. 3.18 Verfeinertes Blockdiagramm des 8051 Digitalrechners 3 Aufbau von Mikrocontrollern der 8051-Familie 4Kx8 RAM-Adres. Mikrocomputertechnik 128x8 ROM Dekodierer RAM Stack Port 2 RAM PCH DPH Stand Oktober 2007 Adressen Dekodierer PCL DPL Pointer Akkumu- Temporäres Programm Befehls- IE B-Register decoder lator Register Statusw ort IP Prof. J. Walter Unterbrech.- Port 0 Steuerung Arithmet. logische SCON SBUF(Senden) Temporäres Einheit SBUF(Empfang) Register Serielles Port Port 1 Ste ue rs ignale TCON TMOD TL0 Oszillator Steuerlogik TH0 TL1 TH1 XTAL1 XTAL2 /EA ALE /PSEN RST Zähler/ Port 3 VPD Zeitgeber Statuswort 23 3 Aufbau von Mikrocontrollern der 8051-Familie Abb. 3.19 80C535 Erweiterungen Mikrocomputertechnik Stand Oktober 2007 ROM Timer 2 Interrupt RAM mit System PWM Prof. J. Walter 80C51 Kern Sieben A/D Ports Watchdog Wandler Timer 24 Abb. 3.20. 80C515 / 80535 Blockdiagramm (weis – 8051) 3 Aufbau von Mikrocontrollern der 8051-Familie Frequency Reference V Counters ARef VAGND Mikrocomputertechnik Stand Oktober 2007 8K x 8 256x8 Two 16-Bit Timer 2 Oscillator Compare/ ROM Timer/Event Watchdog Progr. Ref. & 80C515A only Data Memory Capture Timing Counters Register Spannung Prof. J. Walter 80C51 CPU 64 KByte Bus Programmable Programmable 5 Expanter I/O Serial port A/D UART 7 Control P0 P1 P2 P3 Synchronous Shifter P4 P5 Baudraten S&H MUX P6 Interrupts Generator Interrupts Parallel Ports 25 Adress Data Bus Serial Serial and I/O Pins IN OUT Abb. 3.21 Adressbereiche 8051 mit den Befehlen zum Ansprechen 3 Aufbau von Mikrocontrollern der 8051-Familie Adressbereiche Mikrocomputertechnik Stand Oktober 2007 Programmspeicher Datenspeicher Prof. J. Walter intern extern intern extern /EA=1 und /RD-/WR-Signal aktiv /PSEN aktiv Adresse <1000H MOVX A,@DPTR obere 128 Bytes untere 128 Bytes SFR MOV A,@RO MOV A,@RO MOV A,PSW MOV A,RO 26 Abb. 3.22 Abb. 3.23 Von-Neumann-Architektur Harvard-Architektur 3 Aufbau von Mikrocontrollern der 8051-Familie Mikrocomputertechnik Stand Oktober 2007 Speicher Adressen Adressen Daten Daten- Programm speicher Programm Daten Daten Programm Adressen Adressen Prof. J. Walter Daten Programm Adressen Programm speicher CPU Daten Daten CPU Daten Adressen Daten Peri- Adressen pherie Peri- Daten pherie Daten 27 Abb. 3.24 Erzeugen Tabelle 3.5 Erzeugen 3 Aufbau von Mikrocontrollern der 8051-Familie der Von-Neumann- der Von-Neumann- Architektur Architektur Mikrocomputertechnik Stand Oktober 2007 vom Prozessor RAM /PSEN /RD /OE Prof. J. Walter /PSEN 0 0 & /OE 0 1 0 /RD 1 0 0 1 1 1 28 3 Aufbau von Mikrocontrollern der 8051-Familie Abb. 3.26 Prinzip für Lesen des Programmspeichers Mikrocomputertechnik Stand Oktober 2007 Übernahme der Instruktion aus dem Programmspeicher /PSEN vom Controller Prof. J. Walter Daten Instr. N vom EPROM Adresse A0-A15 vom Controller 29 Abb. 3.27 Programmspeicher lesen ohne Multiplex- Verfahren 3 Aufbau von Mikrocontrollern der 8051-Familie Mikrocomputertechnik Übernahme der Instruktion Stand Oktober 2007 aus dem Programmspeicher PSEN t PLIV vom Controller Prof. J. Walter t PXIZ Daten vom EPROM Instr. N t AVIV Adresse vom Controller A0-A15 30 3 Aufbau von Mikrocontrollern der 8051-Familie Abb. 3.28 Programmspeicher lesen vereinfacht ALE Mikrocomputertechnik Stand Oktober 2007 t LLIV t PLIV PSEN Prof. J. Walter t PXIZ Port 0 A0-A7 Instr. N A0-A7 t AVIV Port 2 A8-A15 31 3 Aufbau von Mikrocontrollern der 8051-Familie Abb. 3.29 Blockbild für einfache Timingberechnungen Mikrocomputertechnik Port 0 Stand Oktober 2007 74HC573 Low-Byte-Adresse / Datum Low-Byte-Adresse Adress- Latch Eprom ALE LE 50 11 Prof. J. Walter Port 2 TMS High-Byte-Adresse 27128JL-25 /CE 20 80535 /PSEN /OE 49 22 Port 3 32 3 Aufbau von Mikrocontrollern der 8051-Familie Abb. 3.30 Programmspeicher Lesezugriff vollständig t LHLL ALE Mikrocomputertechnik t AVLL t PLPH Stand Oktober 2007 t LLPL t LLIV t PLIV Prof. J. Walter PSEN t PXAV t AZPL t PXIZ t LLAX t PXIX Port 0 A0-A7 Instr. N A0-A7 t AVIV Port 2 A8-A15 33 Abb. 3.31 Zeitbedingungen für EPROM und 80C535 in einem Signal-Zeit-Diagramm 3 Aufbau von Mikrocontrollern der 8051-Familie Mikrocomputertechnik Tpr op Stand Oktober 2007 (tACC) ADDR: TAV IV Prof. J. Walter P0: PCL INSTR. PCL TLLIV tDF (tCE) ALE: TPXIZ TPLIV tDF (tOE) /PSEN 34 Tabelle 3.6 Timing-Werte für Controller 80C535 und EPROM 3 Aufbau von Mikrocontrollern der 8051-Familie Symbol Parameter min max Ein- Mikrocomputertechnik 12MHz 12MHz heit Stand Oktober 2007 (tACC) Access time Eprom 250 ns TAVIV Adress to valid instruction in 302 ns Prof. J. Walter (tCE) /CE to Output Valid 250 ns TLLIV ALE to valid instruction in 233 ns (tOE) /OE To Output Valid 70 ns TPLIV /PSEN to valid instruction in 150 ns (tDF) Output in High-Z 60 ns TPXIZ Input instruction float after /PSEN 63 ns 35 3 Aufbau von Mikrocontrollern der 8051-Familie Abb. 3.32 Vor und nach der Adreßspiegelung Vor Adreßspiegelung Nach Adreßspiegelung 0000H 0000H Mikrocomputertechnik Stand Oktober 2007 ROM RAM bzw. EPROM Prof. J. Walter 7FFFH 7FFFH 8000H 8000H ROM RAM bzw. EPROM FFFFH FFFFH 36 Mikrocomputertechnik 37 3 Aufbau von Mikrocontrollern der 8051-Familie A 15 PSEN RS Tast 0 0 3 1 0 Abb. 3.33 Zustand nach dem Einschalten oder Reset CE Rom CE Ram Prof. J. Walter Stand Oktober 2007 Mikrocomputertechnik 38 3 Aufbau von Mikrocontrollern der 8051-Familie A 15 PSEN RS Tast 0  1 1 1 0 1 1 1 1 1 Abb. 3.34 Zustand bei Zugriff auf Adresse > 8000H 0 CE Rom CE Ram Prof. J. Walter Stand Oktober 2007 Mikrocomputertechnik 39 3 Aufbau von Mikrocontrollern der 8051-Familie /Q /CE RAM /CE ROM /PSEN Q=NORE D=A15 CLK=NORA Adressumschaltung Abb. 3.35 Funktionsweise - Timing für Prof. J. Walter Stand Oktober 2007 3 Aufbau von Mikrocontrollern der 8051-Familie Abb. 3.36 Blockbild für Timingberechnungen am RAM Port 0 Mikrocomputertechnik 7 4 H C T5 7 3 Stand Oktober 2007 Low-Byte-Adresse / Datum Low-Byte-Adresse Adress- Latch RAM ALE LE 50 11 Port 2 Prof. J. Walter High-Byte-Adresse 62256A-10L /CS 20 80535 27 22 /WE /OE Port 3 /WR 27 /RD 28 40 Abb. 3.37 Signal-Zeit Diagramm für Datenspeicher lesen am 80C535 3 Aufbau von Mikrocontrollern der 8051-Familie t WHLH ALE Mikrocomputertechnik Stand Oktober 2007 PSEN t LLDV tLLW L t RLRH RD Prof. J. Walter t RLDV t AVLL t RHDZ t LLAX2 t RHDX t RLAZ A0-A7 from A0-A7 Instr. Port 0 Data IN Ri or DPL from PCL IN t AVW L AVDV Port2 P2.0-P2.7 or A8-A15 from DPH A8 - A15 from PCH 41 Tabelle 3.7 Symbol Parameter min max Ein- Wichtigste Timing- 12MHz 12MHz heit 3 Aufbau von Mikrocontrollern der 8051-Familie Werte für Controller TAVDVAdress to valid 585 ns 80C535 externer data in Mikrocomputertechnik Datenspeicher lesen Stand Oktober 2007 TLLDVALE to valid data 517 ns (Datenbuch Siemens in 80C535) TRLDV/RD to valid data 252 ns in Prof. J. Walter Tabelle 3.8 TRHDZDATA float after 97 ns Wichtigste Timing- Symbol Parameter min max Ein- /RD 62256A heit Werte für den RAM- Speicher 55257 AFL- (tACC) Access time RAM 100 ns 10 (Baugleich mit (tCE) /CE to Output Valid 100 ns 62256A-10L) sind (tOE) /OE To Output Valid 50 ns (Datenbuch Toshiba (tOD) Output in High-Z 50 ns MOS Memory) 42 Vcc 3 Aufbau von Mikrocontrollern der 8051-Familie Abb. 3.38 Schaltungsteil J4 zur Erzeugung der Von- 3 > PSEN 2 = 1 Mikrocomputertechnik Neumann-Architektur 1 Stand Oktober 2007 > = 1 OE RAM RD > = 1 Prof. J. Walter Abb. 3.39 Zustand bei RD Zugriff auf Adresse > PSEN 8000h OE RAM Fall 1 Fall 2 43 Abb. 3.40 Signal-Zeit-Diagramm für Datenspeicher schreiben am 80C535 3 Aufbau von Mikrocontrollern der 8051-Familie t WHLH Mikrocomputertechnik ALE Stand Oktober 2007 PSEN t LLDV tLLW L t RLRH RD Prof. J. Walter t RLDV t AVLL t RHDZ t LLAX2 t RHDX t RLAZ A0-A7 from A0-A7 Instr. Port 0 Data IN Ri or DPL from PCL IN t AVW L AVDV Port2 P2.0-P2.7 or A8-A15 from DPH A8 - A15 from PCH 44 Tabelle 3.9 Wichtigste Symbol Parameter min max Ein- Timing-Werte für Controller 12MHz 12MHz heit 3 Aufbau von Mikrocontrollern der 8051-Familie 80C535 externer Datenspeicher schreiben TAVWL Adress valid to /WR 203 ns Mikrocomputertechnik ( Datenbuch Siemens TLLWL ALE to /WR or /RD 200 300 ns Stand Oktober 2007 80C535 ) TQVWH Data setup before 288 /WR TWHQX Data hold after /WR 13 Prof. J. Walter Tabelle 3.10 Wichtigste Symbol Parameter min max Einheit Timing-Werte für den RAM- (tWC) Write Cycle Time 100 ns Speicher 55257 AFL-10 schreiben (Baugleich mit (tCW) Chip Selection to End of 90 ns 62256A-10L) sind ( Write Datenbuch Toshiba MOS (tDS) Data Set up Time 40 ns Memory): (tDH) Data Hold Time 0 0 ns 45
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